本文共 725 字，大约阅读时间需要 2 分钟。

假设设计名为mydesign

1)生成网表和sdf文件

在综合时，Map Design选项中选中 Verilog Simulation file,则综合完成后，会生成网表和sdf反标文件： mydesign_mapvo.sdf (sdf file) mydesign_mapvo.vo  (verilog netlist)

2）在testbench中读入sdf，如：

   initial begin：SDF_READ

     $sdf_annotate("./mydesign_mapvo.sdf",tb_mydesign.u_MYDESIGN);

    end

    为生成verdi的fsdb波形, testbench中还需加入: 

   initial begin: Dump_wave

     $fsdbDumpfile("waveforms/mydesign.fsdb");

    $fsdbDumpvars(2,tb_mydesign);

    end

3) 读入testbench，mydesign_mapvo.vo文件跑后仿：    irun -2001 +access+wrc tb_mydesign.v  mydesing_mapvo.vo -l ncsim.log

4) 打开verdi，读如 tb_mydesign.v 和mydesign_mapvo.vo

    verdi -2001 tb_mydesign.v  mydesing_mapvo.vo

    综合成netlist后，rtl中的模块层次结构就丢失了，可以通过以下方式找到对应的信号：

    Lattice diamond生成的netlist，信号名中隐含了层次结构，如

   \u_D1/u_D1_int1/u_D3_inst2/my_signal

转载地址：http://uusoi.baihongyu.com/